Вы здесь

Организация кэш-памяти 3-го уровня в микропроцессоре Эльбрус-4С+

На семинаре присутствовали 52 специалиста секции архитектуры и схемотехники и секции программного обеспечения.

В докладе А.С. Кожина рассматривались решения, выработанные в части объединения ядер восьмиядерного микропроцессора «Эльбрус-4С+» на базе общей кэш-памяти 3-го уровня. Были проанализированы различные варианты организации совместного доступа ядер к кэш-памяти и подробно представлен выбранный вариант - устройство кольцевой шины, соединяющей участки общего кэна с ядрами.

В качестве важных вопросов, возникших при разработке и отладке этих устройств, были выделены физическое проектирование большой кэш-памяти по технологическим нормам 28 нм, и вопросы ускорения когерентного протокола в многоядерных процессорах с описанной архитектурой.