На примере L2-кэша рассмотрены возможности оптимизации стандартного маршрута физического проектирования крупных устройств микропроцессора. Основное внимание уделено анализу критических путей, использованию элементов иерархического проектирования, методике включения в проект полузаказных блоков.
В ЗАО «МЦСТ» физическое проектирование ведется на базе ASIC-методики c использованием САПР фирмы Synopsys. Исходным является описание проекта на уровне регистровых передач (RTL) на языке описания аппаратуры Верилог. Однако, рабочая частота, которая может быть получена с использованием этой методики, существенно меньше частот, достигаемых при заказном (custom) проектировании. Причины такого расхождения анализируются в [1]. Основные недостатки следующие:
- Результаты проектирования практически непредсказуемы: реальные временные характеристики и рассеиваемая мощность могут быть получены только после завершения проекта.
- При одноуровневом (flat) проектировании результат зависит, в основном, от возможностей САПР. При этом с увеличением сложности (количества вентилей) блока качество выполнения каждого этапа ухудшается, а время, необходимое для его выполнения, резко возрастает.
- При проектировании не учитывается внутренняя структура блока.
- Низкая воспроизводимость. Небольшие изменения исходного Верилог-описания могут потребовать полного повторения физического проектирования при отсутствии гарантий получения требуемого результата.
- Необходимость достижения высокой рабочей частоты приводит к тому, что разработчик вынужден доводить проект вручную. Это сводит на нет основное преимущество ASIC-маршрута – скорость и еще более затрудняет воспроизводимость при повторном перепроектировании.
В статье исследуются пути усовершенствования ASIC-маршрута применительно к L2-кэшу с целью повышения частоты, уменьшения площади и получения более предсказуемых результатов. Основное внимание уделено следующим аспектам:
- учету внутренней структуры кэша при планировании площади (floorplaning); выбору конфигурации блоков памяти и оптимизации их размещения;
- разработке маршрута иерархического проектирования, включающего изменение иерархии RTL описания; настройке САПР под этот маршрут;
- созданию блоков нижнего уровня методами полузаказного проектирования; включению вновь созданных блоков в маршрут проектирования; оценке выигрыша по площади и времени.
Подробнее... Загрузить файл 
Содержание:
Введение
1. Планирование площади L2-кэша
1.1. Выявление и анализ критических путей
1.2. Оптимизация топологического плана проекта
2. Маршрут иерархического проектирования
Заключение
Литература
